Design 8-Stage Pipelined Processor with Cache Memory 1 - Deeper Pipelining
Pipelining ID Stage 일반적인 MIPS architecture 의 ID stage 에서는, register file 에의 read/write 동작과 branch decision, 그리고 branch 할 address 혹은 jump 할 address 의 계산과 control signal 을 만들어내는 동작을 하게 된다 . 이를 위 그림과 같은 모습으로 pipelining 하였으며 또한 EX stage 에의 load 를 좀 더 줄이기 위하여 ALU 의 control signal generate 를 ID 0 stage 에서 initiating 하여 ALU source data 와 ALU control signal 을 EX stage 에 돌입하기 전에 모두 준비해 놓을 수 있도록 하였다 . EX stage 에서 넘어온 동작들은 노란색 글씨로 표시하였다 . Branch address 의 연산에는 32-bit Kogge-Stone adder 를 사용하였는데 , ID 0 stage 에서는 propagate, generate 의 연산과 1, 2 stage 까지를 수행하고 ID 1 stage 에서 나머지 3, 4, 5 stage 와 최종 결과값을 구하도록 하였다 . 아래 그림에 기존 ID stage 에서의 worst-case delay 를 가지는 영역과 이를 pipelining 한 모습을 표시하였다 . Pipelining EX Stage MIPS architecture 의 EX stage 에서는 ALU control signal 의 generate 와 이에 따라 forward 된 data 를 포함하여...
