Design 8-Stage Pipelined Processor with Cache Memory 0 - Introduction

위 그림은 일반적인 5-stage MIPS architecture의 모습이다.

이를 아래 그림과 같이 8-stage로,

ID stage와 EX stage를 더 pipelining해서

더 높은 clock rate를 인가할 수 있는 processor를 만들어 보도록 하며

또한 cache memory를 설계하여 성능 향상을 높여 보도록 한다.

검증은 DE2-70 board를 사용하며 task list는 다음과 같다.

1) 8-Stage Pipelined Processor

  (1) ID Stage Pipelining

  (2) EX Stage Pipelining

  (3) Hazard Control

  (4) Memory Access Control

2) Cache Memory

  (1) Instruction Cache

  (2) Data Cache

3) Verification

  (1) Sobel Edge Detector

  (2) Pheripheral Controllers